關于差分輸入、PGA和儀表放大器及混合SOC設計，最近整理一些交流心得分享

下面是微群里的聊天記錄

之前群里交流的內容多數還是在應用市場和商務MARCON上. 不妨換個角度，聊聊芯片內部的話題, 比如SOC, AFE, MCU 低功耗的設計.

針對于數字和模擬芯片設計者，大家對一款通用器件的理解和出發點是不一樣的。比如, 可能大家對儀表放大器理解的角度就會有所不同吧，將差分輸入，MUX, BUFFER,  PGA Gain都合起來可稱為儀放功能再后級加ADC就算是AFE的概念了吧 不過將AFE+MCU集成為SOC的方式目前看起來還是以合封的方式為多。

一種帶有儀放（Instrumentation Amplifier - IA）
壓縮感知（Compressed Sensing -CS）的SOC內部框圖

IA- Instrument Amplfiier (也有人簡稱為INA) ， 對于獨立的儀表放大器，HPA公司會認為主要的功能是高Vcm, 高CMRR/PSRR，高的開環增益，以及盡可能低的Vos。

儀表放大器電路的典型結構如下圖所示。它主要由兩級差分放大器電路構成。其中，運放A1，A2為同相差分輸入方式，同相輸入可以大幅度提高電路的輸入阻抗，減小電路對微弱輸入信號的衰減;差分輸入可以使電路只對差模信號放大，而對共模輸入信號只起跟隨作用，使得送到后級的差模信號與共模信號的幅值之比(即共模抑制比CMRR)得到提高。這樣在以運放A3為核心部件組成的差分放大電路中，在CMRR要求不變情況下，可明顯降低對電阻R3和R4，Rf和R5的精度匹配要求，從而使儀表放大器電路比簡單的差分放大電路具有更好的共模抑制能力。在R1=R2，R3=R4，Rf=R5的條件下，圖1電路的增益為:G=(1+2R1/Rg)Rf/R3。由公式可見，電路增益的調節可以通過改變Rg阻值實現。

特性包括非常低直流偏移、低漂移、低噪聲、非常高的開環增益、非常大的共模抑制比、高輸入阻抗。儀表放大器用于需要精確性和穩定性非常高的電路。

雖然儀表放大器在線路圖上是一顆運算放大器；但實際上是由三顆運算放大器所組成（如圖一所示）；儀表放大器分成兩個部分，輸入端的兩個電壓跟隨器提供輸入端(+,?)高輸入阻抗，后級則是差分放大器，用來做兩個輸入端的差分放大；不過，通常第二級的差分放大器的增益會設計為1，也就是只做兩個電壓的相減運算。

實用的三運放組成的儀表放大器仿真測試電路

除了常見到的獨立運放組成的專用INA儀放，我們還常在ADC內部電路中見到差分輸入+PGA類似儀表的組合

一款典型的TI－ADS1282 32bit Ultra Delta-Sigma ADC
內置全差分輸入 Mux TIA Buffer +PGA 

ADS1282配合外置Vref正負基準電壓的外部接線示意圖

關于壓縮感知CS

一、什么是壓縮感知（CS）？

compressed sensing又稱compressed sampling，似乎后者看上去更加直觀一些。沒錯，CS是一個針對信號采樣的技術，它通過一些手段，實現了“壓縮的采樣”，準確說是在采樣過程中完成了數據壓縮的過程。

因此我們首先要從信號采樣講起：

1. 我們知道，將模擬信號轉換為計算機能夠處理的數字信號，必然要經過采樣的過程。問題在于，應該用多大的采樣頻率，即采樣點應該多密多疏，才能完整保留原始信號中的信息呢？

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2. 奈奎斯特給出了答案——信號[敏感詞]頻率的兩倍。一直以來，奈奎斯特采樣定律被視為數字信號處理領域的金科玉律。

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3. 至于為什么是兩倍，學過信號處理的同學應該都知道，時域以τ為間隔進行采樣，頻域會以1/τ為周期發生周期延拓。那么如果采樣頻率低于兩倍的信號[敏感詞]頻率，信號在頻域頻譜搬移后就會發生混疊。

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4. 然而這看似不容置疑的定律卻受到了幾位大神的挑戰。Candes最早意識到了突破的可能，并在不世出的數學天才陶哲軒以及Candes的老師Donoho的協助下，提出了壓縮感知理論，該理論認為：如果信號是稀疏的，那么它可以由遠低于采樣定理要求的采樣點重建恢復。

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5. 而突破的關鍵就在于采樣的方式。當我們說“采樣頻率”的時候，意味著做的是等間距采樣，數字信號領域通常都是做等間距采樣，也服從奈奎斯特采樣定律。

但是如果是不等間距采樣呢？依然必須要服從采樣定理嗎？

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6. 答案是，隨機的亞采樣給了我們恢復原信號的可能。

上圖非常關鍵，它可以簡單直觀地表述壓縮感知的思路。如圖b、d為三個余弦函數信號疊加構成的信號，在頻域的分布只有三條線（圖a）。如果對其進行8倍于全采樣的等間距亞采樣（圖b下方的紅點），則頻域信號周期延拓后，就會發生混疊（圖c），無法從結果中復原出原信號。

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7. 而如果采用隨機亞采樣（圖b上方的紅點），那么這時候頻域就不再是以固定周期進行延拓了，而是會產生大量不相關（incoherent）的干擾值。如圖c，[敏感詞]的幾個峰值還依稀可見，只是一定程度上被干擾值覆蓋。這些干擾值看上去非常像隨機噪聲，但實際上是由于三個原始信號的非零值發生能量泄露導致的（不同顏色的干擾值表示它們分別是由于對應顏色的原始信號的非零值泄露導致的）

P.S：為什么隨機亞采樣會有這樣的效果？

這可以理解成隨機采樣使得頻譜不再是整齊地搬移，而是一小部分一小部分胡亂地搬移，頻率泄露均勻地分布在整個頻域，因而泄漏值都比較小，從而有了恢復的可能。

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8. 接下來的關鍵在于，信號該如何恢復？下面講一種典型的算法（匹配追蹤）：

(1) 由于原信號的頻率非零值在亞采樣后的頻域中依然保留較大的值，其中較大的兩個可以通過設置閾值，檢測出來（圖a）。

(2) 然后，假設信號只存在這兩個非零值（圖b），則可以計算出由這兩個非零值引起的干擾（圖c）。

(3) 用a減去c，即可得到僅由藍色非零值和由它導致的干擾值(圖d），再設置閾值即可檢測出它，得到最終復原頻域（圖e）

(4) 如果原信號頻域中有更多的非零值，則可通過迭代將其一一解出。

以上就是壓縮感知理論的核心思想——以比奈奎斯特采樣頻率要求的采樣密度更稀疏的密度對信號進行隨機亞采樣，由于頻譜是均勻泄露的，而不是整體延拓的，因此可以通過特別的追蹤方法將原信號恢復。

二、壓縮感知的前提條件

接下來我們總結一下，能實現壓縮感知的關鍵在于什么，即需要哪些前提條件。

9. 在剛才的講述中大家可以感受到，這個例子之所以能夠實現最終信號的恢復，是因為它滿足了兩個前提條件：

1. 這個信號在頻域只有3個非零值，所以可以較輕松地恢復出它們。

2. 采用了隨機亞采樣機制，因而使頻率泄露均勻地分布在整個頻域。

這兩點對應了CS的兩個前提條件——稀疏性（sparsity）、不相關性（incoherence）
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10. 關于稀疏性可以這樣簡單直觀地理解：若信號在某個域中只有少量非零值，那么它在該域稀疏，該域也被稱為信號的稀疏域。

因此，[敏感詞]個前提條件要求信號必須在某一個變換域具有稀疏性。比如例子中，信號在頻域是稀疏的，因而可以通過所述的重建方法輕松地在稀疏域（頻域）復原出原信號。

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然而通常信號在變換域中不會呈現完全的稀疏性。其實只要它近似滿足稀疏性，即大部分值趨于零，只有少量大的非零值，就可以認為它是可壓縮信號，可以對它進行CS亞采樣。

對于之前講的例子，如果它在頻域中不稀疏，我們可以做DWT、DCT等，找到它的稀疏變換。

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11. 這里針對信號的稀疏性和信號壓縮額外補充一下：其實，信號的稀疏性已經在圖像壓縮領域有了很廣泛的應用。利用信號的稀疏性，可以對信號進行壓縮。如圖像壓縮領域的JPEG格式，就是將圖像變換到離散余弦域，得到近似稀疏矩陣，只保留較大的值，從而實現壓縮。

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12. 比如這個例子中，僅用原圖像6.9%的點就復原了和原圖像基本相同的圖像。我們還可以采用小波變換，即為JPEG-2000，壓縮效果更好。

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13. 這里需要指出，圖像壓縮和壓縮感知這兩個概念很容易弄混，大家一定要分清。

它們其實有著本質上的區別。圖像壓縮是先進行了全采樣，然后再變換域丟棄小系數，完成壓縮；

而壓縮感知不同，它的思想其實從圖像壓縮中借鑒了很多：既然全采樣了還要再丟棄，我們為什么不能直接少采樣一些點？因此，壓縮感知直接進行了亞采樣，然后再用算法消除亞采樣導致的偽影?？梢哉f，壓縮感知直接在采樣時就完成了壓縮。

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14. 接下來，在將第二個前提條件之前，還是需要引入必要的數學表達的。上圖是一個大家在壓縮感知相關的書籍文獻中會經?？吹降囊粡埵疽鈭D。很多文章試圖用這張圖給大家講清楚什么是壓縮感知，結果導致大家看得一頭霧水，混淆在各種“矩陣”當中。。不過相信有了我之前的講解，現在這張圖會好理解很多。這張圖也就是把亞采樣的過程用矩陣的方式表達出來而已：

如圖，x是為長度N的一維信號，也就是原信號，稀疏度為k。此刻它是未知的。

Φ為觀測矩陣，對應著亞采樣這一過程。它將高維信號x投影到低維空間，是已知的。

y=Φx為長度M的一維測量值，也就是亞采樣后的結果。顯然它也是已知的。

因此，壓縮感知問題就是在已知測量值y和測量矩陣Φ的基礎上，求解欠定方程組y=Φx得到原信號x。

然而，一般的自然信號x本身并不是稀疏的，需要在某種稀疏基上進行稀疏表示。令x=Ψs，Ψ為稀疏基矩陣，s為稀疏系數。

于是最終方程就變成了：y=ΦΨs。已知y、Φ、Ψ，求解s。

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15. 對應一開始的例子大家就能明白：x就是三個正弦信號疊加在一起的原信號；稀疏矩陣Ψ就是傅里葉變換，將信號變換到頻域S；而觀測矩陣Φ就對應了我們采用的隨機亞采樣方式；y就是最終的采樣結果。

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16. y=ΦΨs有點長，我們把ΦΨ合并成一個矩陣，稱之為傳感矩陣。即令Θ=ΦΨ
，則y=ΘS。

問題即為，已知y和Θ，求解S。

求解出S后，由x=Ψs即可得到恢復出的原信號x。

然而在正常情況下，方程的個數遠小于未知數的個數，方程是沒有確定解的，無法重構信號。但是，由于信號是K稀疏，如果上式中的Φ滿足有限等距性質(RIP)，則K個系數就能夠從M個測量值準確重構（得到一個最優解）。

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17.接下來的數學內容可以簡短略過：陶大神和Candès大神證明了RIP才是觀測矩陣要滿足的準確要求。但是，要確認一個矩陣是否滿足RIP非常復雜。于是Baraniuk證明：RIP的等價條件是觀測矩陣和稀疏表示基不相關（incoherent）。

這就是壓縮感知的第二個前提條件。

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18. 那怎樣找到不相關的觀測矩陣呢？陶哲軒和Candès又證明： 獨立同分布的高斯隨機測量矩陣可以成為普適的壓縮感知測量矩陣。

于是滿足高斯分布的隨機測量矩陣就成了CS最常用的觀測矩陣。

對于二維信號，往往就采用如右上圖所示的采樣矩陣對圖像進行亞采樣。

對于一維信號，采用前文提到的隨機不等間距的亞采樣即可。

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到這里，我們可以這樣用一句話概括地描述什么是壓縮感知：

如果一個信號在某個變換域是稀疏的，那么就可以用一個與變換基不相關的觀測矩陣將變換所得高維信號投影到一個低維空間上，然后通過求解一個優化問題就可以從這些少量的投影中以高概率重構出原信號。

以上可以算作是壓縮感知的定義吧。但是如果要再簡潔一點呢？

在我看來，壓縮感知可以用這樣一句話來表述：

直接采集出一個JPEG

——之前圖像壓縮的方法是全采樣之后再壓縮，拋棄稀疏變換域中的一些小系數；而CS直接減少了采樣點，采集完后、經過重建的圖像，就是一副在某變換域稀疏的壓縮圖像，比如JPEG。

那這么做有什么優勢呢？

對于很多情形，比如照相機拍攝照片，這樣減少采樣點并沒有優勢。因為所有像素的采集在一瞬間就都完成了。

但是對于一些采集比較慢的情形，比如核磁共振成像，CS就可以發揮巨大優勢。原本一副MRI圖像常常需要幾十秒，速度慢也是MRI的一大缺陷。而應用CS技術后，只需要采集全采樣幾分之一的數據，就可以重建出原圖。這樣就可以把成像速度提高好幾倍，同時對圖像質量影響不大。

另一個應用是Rice大學開發的單像素相機，也就是說這種相機只需要一個像素，非常有趣。感興趣的朋友可以自己去調查。

三、壓縮感知的重建方法

如前文所述，CS的重建也就是求解欠定方程組y=ΘS的方法。這是一個零范數（l0）最小化問題，是一個NP完全問題（沒有快速解法的問題），因此往往轉換成一范數（l1）最小化的求解，或者用一些近似估計的算法。這部分的具體內容在這里就不再詳述了。

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以上就是壓縮感知的簡單講述。各方面都只是淺嘗輒止，更多內容需還要大家自己研究。

其實寫這篇文章之前我已經做好了受冷落的準備，畢竟不像小波變換，壓縮感知的受眾面比較小，理解難度又比較大，大家閱讀時還請耐心一點。如果看后能對壓縮感知的主要思想有了一定的認識，也就不枉我費勁力氣畫了這么多圖、碼了這么多字。

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把AFE集成到MCU，很難做到低offset，低溫漂吧？

這款在前級差分輸入的儀放(IA)后級跟上了取樣保持放大（SHA）與Delta-sigma ADC構成的 IA+CS的AFE block

這是個很好的工程師常常提到的通用問題 MCU內部是digital noisy 電源臟地環境，AFE是對noise敏度的. AFE內部的high gain PGA對Vos是敏感的

因此，AFE+MCU采用合封的方式是目前比較簡單粗暴的方式，但可能并不是die size最小成本甚至是最優的。single die工藝就得找tri-well的 DNW隔離MCU ground 的noise進analog部分了.

是的，NTN或DeepNwell都可以isolation。而我們常用的去除offset的方式便無可厚非地轉至chopper way.

關于Tri-well三阱，延伸拓展：

The twin well process is the process that contain 2 wells N and P. The tripple well process that contain another well implemented in the wells. like u have N well , implement a P well in it . It is usually used for RF circuits to achieve good isolation. For the tripple well process, Deep N-well was the third, usually. It can isolate p-well from P-substrate, so the p-well would not be tied to ground, it can be any potential. this is very useful for some circuits. For example, in the flash circuit, the tripple well process is must, because some circuits operate in the negative potential.

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In general MOS devices have 4 terminals D G S B.

B terminal [Bulk/Substrate] has an important role in MOS functionality. Fromthe back-side of a MOS the substrate potential can affect the channelcharacteristics - it resembles very similar functionality of a Gate terminal ofa FET [not a MOSFET but, a Field Effect Transistor], it is called back-gate.You want finer control of the back-gate - go get a triple-well MOS.

We call them isolated-MOS too - the reason being - electrically isolating thebulk node from global substrates.

Although it is not mandatory to keep Source & Substrate connection of a MOSbe shorted together, there are design requirements, where the S,B needs to belocally shorted - please note, I did not mention yet - S,B shorted to VDD or GND.Keep it at whatever different potential from global VDD/VSS you need atriple-well process.

Triple well further reduces signal and noise coupling to and from substrate[OK, same as noise isolation].

Triple well might help addressing different potential requirements at IO ESDregions.

Well, somewhere I might have read something about virtual power switching[power-gating] using back-gate [not sure].

All such things are possible by using triple well structures. 
-http://www.edaboard.com/thread137886.html

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我們再聊聊Low Power LP低功耗設計

Deepnwell相當于組成兩個背靠背的二極管，所以可以隔離p襯底耦合過來的噪聲, 更加強的噪聲隔離工藝是SOI絕緣體上硅工藝

RF應用上的ground noise isolation也常用到DNW

降噪/低功耗設計是fabless design的根基

我這里借用了業內知名的LP MCU 供應商ambiq micro公司 2017年release的datasheet.

核心詞便是亞閥值：工作在subthreshold region

另一個核心詞便是低功耗帶隙基準 Bandgap Voltage Reference(BGR)

重新回到正題：

我們在討論，工作在subthreshold region BGR是否可以量產？原因是由于這種BGR的功耗可以做的非常低，MCU在deepsleep mode下通常需要低功耗的BGR.

普遍的一個觀點是可以量產，但一致性比較差. 除非采用chopper否則offset會比較大甚至離譜到失控. 接下來我們可能會面臨著chopper與LPF設計時的size及trade off.

這里的chopper僅僅是消除offset，不針對相對敏度的高斯 1/f噪聲，所以可以直接用MCU中的IWDG noisy的時鐘（我們的工程師太可愛了），幾乎不用功耗；LPF的面積的確需要考慮

如上上圖IEEE Member提示的低功耗要到100nW，需要做Start-Up calibration，看起來具有挑戰. 比如前些年Richtek被MTK并購整合forground calibration在PMIC里面, 每開機或ULP進Normal mode前要校正（俗稱K）一次

ULP進normal mode意思就是做兩套LDO, 因為要K過。ULP--> Normal 一次   Normal==> ULP 一次

在deepsleep模式下有BG+LDO+Clock在工作，關于Start-Up calibration, calibrate 產生VPTAT的單元, 通過調節電流和MOSs的寬長比？其實用準的去K會變的， 做FSM用SAR ADC去做quantize量化, 然后feedback反饋調校正的code。

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最后還剩點篇幅聊聊MCU的內部Vref

在使用MCU開發過程中，有人問如果電源電壓是變動的，詢問有無辦法用比較簡潔的辦法對電源電壓進行監測，或者說電源電壓波動情況下能否檢測出其它待測的AD輸入電壓。

  這里跟大家分享交流一個方法。就是在沒有其它外來參考電壓，用芯片電源電壓VDD作為ADC的參考電壓，同時該電源電壓又在一定范圍內變動的情況下【這個范圍就是在保證芯片正常工作的范圍】，利用MCU芯片內部自帶基準電壓對電源電壓進行監測。

     
在我印象中幾乎每顆MCU芯片內部都有個相對穩定且不受電源電壓一定范圍內波動影響的基準電壓。這里以普通8BIT MCU芯片為例來介紹。

 51系列芯片內部有個參考輸出電壓，技術手冊里命名為VREFINT。

健天電子GVM08X002 8位MCU內置2.5V基準, 1.5V可調基準輸出，輸出負載能力為2uA

這里提前厘清下：該內部參考電壓VREFINT并非ADC的參考電壓，ADC的參考電壓依然是VDD。即使VDD有所波動，這個VREFINT電壓恒定不變，對于ADC電路而言，它只是個測試點。這里經常有人犯迷糊，把VREFINT內部基準參考電壓跟ADC模塊的參考電壓混為一談。

 

在某一固定的ADC參考電壓情況下，所有被測電壓點的AD轉換值與該點電壓值保持同一比例關系，換句話說，對于ADC參考電壓固定情況下，各點的電壓與ADC值與成線性關系。

 下面圖形是8位MCU芯片分別在3個不同參考電壓下的AD轉換曲線示意圖，這里參考電壓接不同的VDD。下面三根斜線分別是VDD為2.8V、3.2V、3.6V時的AD轉換曲線示意圖。那根[敏感詞]垂直虛線是表示內部VREFINT電壓（1.22V)所在的位置。

不難理解，對于不同的參考電壓，同一待測電壓【VREFINT】1.22V所測得的AD轉換值是不一樣的，從上面圖也可以直觀的看出。這里AD的參考電壓就是VDD，顯然VDD越大，1.22V  VREFINT電壓對應的AD轉換值越小。

 

對于某一個參考電壓來說，如果能測得1.22V所對應的AD轉換值，假設記為Val_AD1.2 那參考電壓VDD對應的AD轉換值自然是此時該AD的滿量程值，記為 Val_Full,【如果精度是10位，就是1024，如果是12位，那就是4096】。

不管VDD怎么變動，某時刻的VDD對應的滿量程值Val_Full跟內部基準電壓【VREFINT】1.22V的AD轉換值Val_AD1.2 的線性比例關系總是存在的。即有：

 

    VDD:Val_Full = 1.22 : Val_AD1.2      【Val_AD1.2 為實時測得值】

   

       那么VDD = (1.22 / Val_AD1.2) * Val_Full 

 

這樣你就可以達到監測芯片供電VDD的電壓之目的了。當然你也可以利用上述原理和類似條件做別的應用，比如說電源電壓一定范圍內波動情況下還是可以檢測出其它待測點的電壓。

 

MCU內部基準可以用來做比較用，因為ADC/DAC里面都會有比較器，用來比較輸入電壓和基準電壓，得出比較結果，再轉化成相應的數值. 有些應用場合MCU內部的ADC資源不夠用時，也可以通過Vref配合DAC內帶比較對外部輸入電壓進行監測。

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