可重構(gòu)的憶阻器存算一體架構(gòu)

在不同的網(wǎng)絡(luò)模型中，數(shù)據(jù)流的模式有所不同。例如，卷積神經(jīng)網(wǎng)絡(luò)（convolutional neural network, CNN）中的數(shù)據(jù)在網(wǎng)絡(luò)層之間單向流動，長短期記憶網(wǎng)絡(luò)（long short-term memory, LSTM）所處理的時間數(shù)據(jù)需要在不同的時間步循環(huán)通過同一網(wǎng)絡(luò)層，概率圖模型（probabilistic graphical model）中概率采樣在網(wǎng)絡(luò)層之間往復(fù)進行。團隊提出了一種TNSA架構(gòu)，包含負責(zé)模擬計算的憶阻器陣列和負責(zé)模數(shù)轉(zhuǎn)換與激活的CMOS神經(jīng)元電路，二者組成交錯核心（interleaved corelet）。CMOS神經(jīng)元與憶阻器陣列交叉排布，通過具有開關(guān)控制的共享位線（bit-line, BL）、字線（word-line, WL）在行、列方向互聯(lián)，在節(jié)約面積、能耗的同時，實現(xiàn)了數(shù)據(jù)流的靈活控制。通過合理選擇權(quán)重映射方案，充分利用48個核心的數(shù)據(jù)并行和模型并行，可以將推理任務(wù)的吞吐率[敏感詞]化。

高效的電壓模神經(jīng)元電路

傳統(tǒng)的憶阻器陣列通常采用電流模方案：基于歐姆定律，輸入為電壓值，計算結(jié)果通過輸出電流體現(xiàn)。然而，同時開啟多行器件會導(dǎo)致過大的陣列電流，從而限制“列并行性”；調(diào)整ADC以適應(yīng)輸出的動態(tài)范圍需要多個時鐘周期，從而限制“行并行性”。電壓模方案可以顯著提升計算并行度和能效比。在電壓模方案中，輸出信號線浮空，其電壓值為輸入信號線電壓的加權(quán)平均。本工作提出的神經(jīng)元電路利用采樣電容存儲輸出信號線的電荷、利用積分電容實現(xiàn)結(jié)果累加。電壓模神經(jīng)元電路有效降低外圍電路的面積和功耗，自動實現(xiàn)動態(tài)范圍歸一化，并通過整合模數(shù)轉(zhuǎn)換與激活功能實現(xiàn)緊湊設(shè)計，極大提升能量、面積效率，提高計算吞吐率。

硬件-算法的協(xié)同優(yōu)化方案

現(xiàn)有研究的實驗結(jié)果通常是在軟件中加入器件特性而仿真獲得的，在軟件仿真中忽略某些非理想特性會使預(yù)測結(jié)果過分樂觀。與之前工作不同的是，本文報道的結(jié)果均在硬件上測量獲得。硬件-算法的協(xié)同優(yōu)化方案包含模型驅(qū)動芯片校準技術(shù)（model-driven chip calibration）、抗噪聲網(wǎng)絡(luò)訓(xùn)練與模擬權(quán)重編程技術(shù)（noise-resilient neural-network training and analogue weight programming）、環(huán)漸進式模型微調(diào)技術(shù)（chip-in-the-loop progressive model fine-tuning）。模型驅(qū)動芯片校準技術(shù)利用真實的權(quán)重與輸入數(shù)據(jù)，對輸入電壓幅度、ADC偏移量等條件進行校準；抗噪聲網(wǎng)絡(luò)訓(xùn)練與模擬權(quán)重編程技術(shù)采用添加高斯噪聲的非量化權(quán)重訓(xùn)練網(wǎng)絡(luò)，并在憶阻器陣列中直接存儲高精度的權(quán)值，提升權(quán)重存儲密度與推理準確率；環(huán)漸進式模型微調(diào)技術(shù)通過每次僅部署一層網(wǎng)絡(luò)權(quán)重，并利用硬件的輸出結(jié)果，在軟件上對后續(xù)網(wǎng)絡(luò)層進行訓(xùn)練，從而對當(dāng)前編程層的非理想性進行補償。

NeuRRAM系統(tǒng)具有數(shù)據(jù)流可重構(gòu)的TNSA架構(gòu)、電壓模神經(jīng)元電路、算法-硬件協(xié)同優(yōu)化方案，在多個人工智能任務(wù)中實現(xiàn)了與軟件結(jié)果相當(dāng)?shù)耐评頊蚀_率。通過在全部硬件設(shè)計層次上進行創(chuàng)新，NeuRRAM提高了現(xiàn)有憶阻器存算一體系統(tǒng)的能效、靈活性和準確性，其優(yōu)化思路可以廣泛應(yīng)用于其他非易失存儲器的設(shè)計中。隨著阻變存儲器的內(nèi)存容量不斷增加，這種協(xié)同優(yōu)化方案將顯著提升邊緣設(shè)備的性能、效率和通用性，讓云端任務(wù)在邊緣端的部署成為可能。

該項成果由清華大學(xué)、斯坦福大學(xué)與UCSD合作完成，清華大學(xué)集成電路學(xué)院的吳華強教授和高濱教授是本文的共同通訊作者。集成電路高精尖創(chuàng)新中心工程師吳大斌與清華大學(xué)集成電路學(xué)院已畢業(yè)博士生章[敏感詞]參與完成了主要電路設(shè)計、器件優(yōu)化與芯片集成工藝的研究工作。清華大學(xué)錢鶴、吳華強團隊長期從事憶阻器存算一體技術(shù)的相關(guān)研究，在器件集成和芯片設(shè)計等方面取得了多項突破性進展，曾在2020年ISSCC上發(fā)表了國際[敏感詞]基于模擬型憶阻器的全系統(tǒng)集成存算一體芯片，并在同年《自然》期刊發(fā)表了國際[敏感詞]多憶阻器陣列的存算一體芯片，并在持續(xù)探索先進工藝下的憶阻器集成技術(shù)。



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